Diseño de sistemas digitales

Usando VHDL y FPGA

MÓDULO III

Tercer módulo del curso de Diseño de Sistemas Digitales usando FPGA. Aprenderás a hacer uso de programas de software ejecutados en el soft-processor Nios II e incluirlo en tus diseños de hardware para potenciar tus proyectos.

Syllabus
Sesión 1: Metodologías SoC, SoPC y PSoC
Introducción: ¿Por qué usar Soft-Cores e IP Cores?
Uso de recursos Multiplicadores/Divisores y PLL’s
Repaso de mapas de Karnaugh y fundamentos de lógica digital
Proyecto: Implementación de HW de Nios II usando QSys
Sesión 2: Software del procesador Nios II
Revisión de Lenguaje ANSI C y de librerías de Nios II
Manejo de herramienta Eclipse
Proyecto: Implementación de SW de Nios II usando Eclipse
Sesión 3: Diseño e implementación de IP Cores de usuario
Arquitecturas ARM (Hard-Core) HPS (Intel-Altera) y Zynq (Xilinx)
Uso de herramienta Vivado de Xilinx
Proyecto: Implementación de HW/SW de HPS/Zynq
Sesión 4: Uso de IP Cores del fabricante
Proceso General de Configuración de IP Cores
Estudio de IP Core UART
Proyecto: Implementación de IP Core UART con QSys
Sesión 5: Diseño de osciloscopio (Parte I)
Uso de módulo PSoC de Cypress
Estudio de IP Cores VGA
Proyecto: Implementación de módulo VGA
Sesión 6: Diseño de osciloscopio (Parte II)
IP Core de usuario para ADC
Proyecto: Implementación ADC128S022(8-Channel, 50 kSPS to 200
kSPS)
Horarios
Sábado 2:00 p.m. – 5:00 p.m.
Modalidad
ONLINE – En vivo vía Zoom
Conocimientos previos
Circuitos digitales usando VHDL
Conocimientos básicos de lenguaje C
Requisitos

PC con requisitos mínimos:

Windows 10
Espacio libre: 18GB
RAM: 2GB

Tarjeta de desarrollo: Terasic DE10-Lite

NOTA: Es recomendable contar con una tarjeta de desarrollo FPGA; sin embargo, no es requisito para hacer seguimiento al contenido del curso

Inversión

Precio: s/. 350.00

Fechas de inicio

Pronto

Inscripciones

Pronto