Diseño de sistemas digitales

Usando VHDL y FPGA

MÓDULO I

Primer módulo del curso introductorio sobre el uso de VHDL para el diseño de sistemas digitales en FPGA de la marca Intel, haciendo uso del programa Quartus Prime. Aprenderás a implementar circuitos concurrentes y secuenciales, y lo fundamental de las sintaxis de diseños elaborados con VHDL.

Syllabus

Sesión 1: Sistemas digitales, VHDL Y FPGA

¿Qué es y cómo se diseña un Sistema Digital? ¿Ley de Moore?
¿Por qué HDL? ¿Herramientas CAD y EDA?
Repaso de mapas de Karnaugh y fundamentos de lógica digital
Estructura del código VHDL
Arquitectura del FPGA
PROYECTO: Manejo de EDA Quartus Lite, Demo “Full Adder”

Sesión 2: Código concurrente

Sentencias del código concurrente
Conceptos de señales y variables (Parte I)
Multiplexores, decodificadores, sumadores, etc.
PROYECTO: Deco 7 Seg, ALU (Arithmetic Logic Unit) – versión 1

Sesión 3: Código secuencial – Parte I

Sentencias y estructura del código secuencial
Conceptos de señales y variables (Parte II)
Procesos y lista de sensibilidad
Registro, contadores, circuitos síncronos y asíncronos
PROYECTO: ALU (Arithmetic Logic Unit) – versión 2

Sesión 4: Código secuencial – Parte II

Divisor de frecuencia
Circuitos con reset síncrono y asíncrono
Repaso de circuitos lógicos secuenciales (Parte I)
PROYECTO: Registro multifunción

Sesión 5: Metodología estructural y máquina de estado – Parte I

Conceptos de la metodología estructural
Componentes, paquetes, librerías
Repaso de circuitos lógicos secuenciales (Parte II)
PROYECTO: Full adders en cascada de 4, 8 y 32 bits

Sesión 6: Máquina de estado (Parte II) y módulos de desarrollo

Diseño de máquinas de estado usando VHDL
Descripción de máquinas tipo Mealy y Moore
Consideraciones de voltaje y corriente en GPIOs
PROYECTO: Máquinas de estado y drivers para múltiples periféricos
Horarios
Martes y jueves: 6:00 p.m. – 9:00 p.m.
Domingo 9:00 a.m. – 12:00 p.m.
Modalidad
ONLINE – En vivo vía Zoom
Conocimientos previos
Conocimientos básicos de circuitos lógicos combinacionales y secuenciales.
Requisitos

PC con requisitos mínimos:

Windows 10
Espacio libre: 18GB
RAM: 2GB

Tarjeta de desarrollo: Terasic DE10-Lite

NOTA: Es recomendable contar con una tarjeta de desarrollo FPGA; sin embargo, no es requisito para hacer seguimiento al contenido del curso

Inversión

Precio: s/. 350.00

Fechas de inicio

Jueves, 15 de setiembre
(Horario: Mar. y J. 18:00 – 21:00)

Inscripciones

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